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• 200 1_ |a Verilog HDL数字设计与建模 |A Verilog HDL shu zi she ji yu jian mo |d = Verilog HDL Digital design and modeling |f (美) Joseph Cavanagh著 |g 陈亦欧, 李林, 黄乐天译 |z eng

• 210 __ |a 北京 |c 电子工业出版社 |d 2011

• 215 __ |a 15, 579页 |c 图 |d 26cm

• 225 2_ |a 国外电子与通信教材系列 |A Guo wai dian zi yu tong xin jiao cai xi lie

• 306 __ |a 本书中文简体版专有出版权由Taylor & Francis Group，LLC授权电子工业出版社。

• 314 __ |a 责任者规范汉译姓: 卡瓦纳

• 330 __ |a 利用 Verilog 进行数字系统设计与仿真是电子系统工程师必备的技能之一,这本书最突出的特色就是对数字电路系统的工程仿真和设计技术进行了深入的讨论。本书的内容涵盖了电路建模、基本语法与电路、典型数学运算、复杂的编码/解码/纠错电路、各类时序状态机和完整的流水线 RISC 处理器的设计等。 书中给出的所有工程设计实例均为可独立运行及验证的实用电路模块,并给出了所有例子的完整Verilog 源代码、testbench、仿真结果和仿真波形。 附录中还给出了部分课后习题的参考答案。

• 410 _0 |1 2001 |a 国外电子与通信教材系列

• 500 10 |a Verilog HDL Digital design and modeling |m Chinese

• 606 0_ |a 数字电路 |A Shu zi dian lu |x 计算机辅助设计 |x 硬件描述语言 |j 教材

• 690 __ |a TN790.2 |v 4

• 690 __ |a TP312VH |v 4

• 701 _1 |a 卡瓦纳 |A ka wa na |g (Cavanagh, Joseph) |4 著

• 702 _0 |a 陈亦欧 |A chen yi ou |4 译

• 702 _0 |a 李林 |A li lin |4 译

• 702 _0 |a 黄乐天 |A huang yue tian |4 译

• 801 _0 |a CN |b 北京图书大厦有限责任公司 |c 20110830

• 801 _2 |a CN |b PUL |c 20111011

• 905 __ |a JHUD |d TN790.2/26

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• 998 __ |a PUL