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• 106 __ |a r

• 200 1_ |a System Verilog硬件设计及建模 |A System Verilog Ying Jian She Ji Ji Jian Mo |f (英) Stuart Sutherland, Simon Davidmann, Peter Flake著 |g 何进 ... [等] 译

• 210 __ |a 北京 |c 科学出版社 |d 2007

• 215 __ |a 352页 |c 图 |d 24cm

• 225 2_ |a 工程技术丛书 |A Gong Cheng Ji Shu Cong Shu

• 314 __ |a 责任者Sutherland规范汉译姓: 萨瑟兰; 责任者Davidmann汉译姓: 戴维曼; 责任者Flake规范汉译姓: 弗拉克

• 320 __ |a 有书目

• 410 _0 |1 2001 |a 工程技术丛书

• 500 10 |a SystemVerilog for design : a guide to using SystemVerilog for hardware design and modeling |m Chinese

• 606 0_ |a 硬件描述语言, Verilog HDL |A Ying Jian Miao Shu Yu Yan , Verilog Hdl |x 程序设计

• 690 __ |a TP312 |v 4

• 701 _1 |a 萨瑟兰 |A Sa Se Lan |g (Sutherland, Stuart) |4 著

• 701 _1 |a 戴维曼 |A Dai Wei Man |g (Davidmann, Simon) |4 著

• 701 _1 |a 弗拉克 |A Fu La Ke |g (Flake, Peter) |4 著

• 702 _0 |a 何进 |A He Jin |4 译

• 801 _0 |a CN |b NMU |c 20071016

• 801 _2 |a CN |b PUL |c 20071211

• 905 __ |a JHUL |d TP312/1223