机读格式显示(MARC)

• 000 01315cam 2200361 450

• 001 0000894077

• 005 20190930131800.0

• 010 __ |a 978-7-121-34898-3 |d CNY99.00

• 099 __ |a CAL 012018158935

• 100 __ |a 20181023d2018 ekmy0chiy50 ea

• 101 0_ |a chi

• 102 __ |a CN |b 110000

• 105 __ |a ak z 000yy

• 106 __ |a r

• 200 1_ |a 基于Quartus Prime的数字系统Verilog HDL设计实例详解 |A ji yu Quartus Prime de shu zi xi tong Verilog HDL she ji shi li xiang jie |f 周润景, 李志, 张玉光编著

• 205 __ |a 第3版

• 210 __ |a 北京 |c 电子工业出版社 |d 2018

• 215 __ |a 460页 |c 图 |d 26cm

• 225 2_ |a EDA应用技术 |A EDA ying yong ji shu

• 330 __ |a 本书以语法与实例结合的方式来讲解可编程逻辑器件的设计方法，软件开发平台为Altera公司的Quartus Prime 16.1 FPGA/CPLD设计软件。介绍了利用Quartus Prime进行数字系统开发的设计流程、设计思想和设计技巧。

• 410 _0 |1 2001 |a EDA应用技术

• 606 0_ |a 可编程序逻辑器件 |A ke bian cheng xu luo ji qi jian |x 系统设计

• 606 0_ |a VHDL语言 |A VHDL yu yan |x 程序设计

• 690 __ |a TP332.1 |v 5

• 690 __ |a TP312VH |v 5

• 701 _0 |a 周润景 |A zhou run jing |4 编著

• 701 _0 |a 李志 |A li zhi |4 编著

• 701 _0 |a 张玉光 |A zhang yu guang |4 编著

• 801 _0 |a CN |b NJU |c 20181113

• 801 _2 |a CN |b PUL |c 20190112

• 905 __ |a JHUD |d TP332.1/134=3

• 920 __ |a 242450 |z 1

• 998 __ |a NJU