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题名/责任者:

Verilog HDL数字设计与建模/(美) Joseph Cavanagh著 陈亦欧, 李林, 黄乐天译

出版发行项:

北京:电子工业出版社,2011

ISBN及定价:

978-7-121-14093-8/CNY69.00

载体形态项:

15, 579页:图;26cm

统一题名:

Verilog HDL Digital design and modeling

丛编项:

国外电子与通信教材系列

个人责任者:

卡瓦纳 (Cavanagh, Joseph) 著

个人次要责任者:

陈亦欧 译

个人次要责任者:

李林 译

个人次要责任者:

黄乐天 译

学科主题:

数字电路-计算机辅助设计-硬件描述语言-教材

中图法分类号:

TN790.2

中图法分类号:

TP312VH

出版发行附注:

本书中文简体版专有出版权由Taylor & Francis Group，LLC授权电子工业出版社。

责任者附注:

责任者规范汉译姓: 卡瓦纳

提要文摘附注:

利用 Verilog 进行数字系统设计与仿真是电子系统工程师必备的技能之一,这本书最突出的特色就是对数字电路系统的工程仿真和设计技术进行了深入的讨论。本书的内容涵盖了电路建模、基本语法与电路、典型数学运算、复杂的编码/解码/纠错电路、各类时序状态机和完整的流水线 RISC 处理器的设计等。 书中给出的所有工程设计实例均为可独立运行及验证的实用电路模块,并给出了所有例子的完整Verilog 源代码、testbench、仿真结果和仿真波形。 附录中还给出了部分课后习题的参考答案。

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